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    台積電為何這麼強:半導體的計算光刻及佈局優化
    編/著者: 韋亞一
    出版社:深智數位
    出版日期:2021-06-21
    ISBN:9789860776027
    參考分類(CAT):
    參考分類(CIP): 電機工程
    優惠期限:2021-12-31

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      | 內容簡介 |
    內容簡介
    護國神山台積電,如何建立超高技術城牆
    台灣半導體遙遙領先全球的主要原因
    從原理了解晶圓產業的極重要知識
    光刻是積體電路製造的核心技術,光刻製程成本已經超出積體電路製造總成本的三分之一。全書內容充滿先進技術積體電路製造的實際情況,涵蓋計算光刻與佈局優化的發展狀態和未來趨勢,系統性地介紹計算光刻與蝕刻的理論,佈局設計與製造製程的關係,以及佈線設計對製造良率的影響,講述和討論佈局設計與製造製程聯合優化的概念和方法論,並結合具體實施案例介紹業界的具體做法。
    全書共7章,內容簡介如下:
    ■ 第 1 章是概述,對積體電路設計與製造的流程做簡介。為了給後續章節做鋪陳,還特別說明設計與製造之間是如何對接的。
    ■ 第 2 章介紹積體電路物理設計,詳細介紹積體電路佈局設計的全流程。
    ■ 第 3 章和第 4 章分別介紹光刻模型和解析度增強技術。佈局是依靠光刻實現在晶圓基體上的,所有的佈局可製造性檢查都是基於光刻模擬來實現的。這兩章是後續章節的理論基礎。
    ■ 第 5 章介紹蝕刻效應修正。蝕刻負責把光刻膠上的圖形轉移到基體上,在較大的技術節點中,這種轉移的偏差是可以忽略不計的;在較小的技術節點中,這種偏差必須考慮,而且新型介電材料和硬光罩(hard mask)的引入又使得這種偏差與圖形形狀緊密連結。光罩上的
    圖形必須對這種偏差做重新定向(retargeting)。
    ■ 第 6 章介紹可製造性設計,聚焦於與佈局相關的製造製程,即如何使佈局設計得更適合光刻、化學機械研磨(chemical mechanical polishing,CMP)等製程。
    ■ 第 7 章介紹設計與製程協作最佳化,介紹如何把協作最佳化的思維貫徹到設計與製造的流程中。
    本書不僅適合積體電路設計與製造領域的從業者閱讀,而且適合大專院校微電子相關專業的師生閱讀和參考。不但有深入的介紹,更有數學物理公式的推導,是極少見直接討論半導體製造的高深度參考用書。
    作者介紹
    韋亞一 博士
    中科院微電子研究所研究員,中科院大學微電子學院教授,博士生導師。1998年獲德國Stuttgart大學/Max-Planck固體研究所博士學位,師從諾貝爾物理學獎得主Klaus von Klitzing。長期從事半導體光刻設備、材料、軟體和製程研發,取得多項核心技術,發表90多篇的專業文獻。在中科院微電子研究所創立計算光刻研發中心,從事20nm以下技術節點的計算光刻技術研究,研究成果被廣泛應用於FinFET和3D NAND的量產工藝中。